本文由半导体产业纵横（ID：ICVIEWS）编译自pcwatch

规模完全是另一个层次。

台积电正积极研发先进封装技术晶圆系统（SoW），将超大规模、超高速系统集成在直径300毫米的大尺寸硅晶圆或相同直径的圆盘状载体（支撑体）上。

SoW通过将多个硅片或微型模块以二维矩阵排列，兼具超大规模、超高速的运算能力、高速、高密度的数据传输，以及降低功耗。

InFO技术应用于低成本、高性能大封装

SoW技术的起源，在于台积电针对移动处理器所研发的小型化、薄型化封装技术InFO（IntegratedFan-Out），俗称FO-WLP（FanOut-WaferLevelPackage）。

2020年前后，台积电为高性能大规模逻辑（FPGA、GPU等）提供了CoWoS（晶圆上芯片）封装技术，该技术利用硅中间基板（Siinterposer）实现硅片（水平排列的芯片）之间的高密度连接。与此同时，台积电还准备并量产了InFO_oS（晶圆上芯片）封装技术，该技术利用InFO技术实现硅片之间的高密度连接，作为高性能大规模逻辑的低成本封装。

InFO_oS的优势在于尺寸扩展相对容易，并且通过为封装基板选择InFO的RDL，可以制作超多层布线板。2018年开始量产尺寸为光罩尺寸1.5倍的InFO_oS。

InFO_SoW是将InFO_oS的基板尺寸（RDL尺寸）扩展至直径300毫米的硅晶圆尺寸。InFO的精细高密度再分布层(RDL)扩展至晶圆尺寸，并将众多硅芯片面朝下（硅芯片的电路面朝向RDL）放置在RDL上。将电源模块和包含输入/输出IC的连接器安装在放置硅芯片的RDL背面，即可形成系统模块。

人工智能硬件开发商CerebrasSystems（以下简称Cerebras）已将InFO_SoW技术应用于其深度学习加速器WSE（晶圆级引擎）。WSE技术概述于2019年8月举行的高性能处理器技术国际会议HotChips上发布，并在高性能处理器开发界引起了轰动。该公司还于2019年8月19日在新闻稿中正式宣布了WSE的开发。

InFO_SoW技术和WSE技术并不完全相同。最大的区别在于它们处理硅片的方式。InFO_SoW技术假设芯片为小芯片，将许多使用不同制造技术制造的微型芯片（已确认良好的微型芯片）安装在晶圆大小的RDL上。而WSE技术则在直径为300毫米的硅晶圆上一次性制造84个微型芯片。这84个微型芯片通过划线连接，整体形状呈方形。

在AI处理器核心级对所有微型芯片进行测试后，会在微型芯片表面形成连接微型芯片之间以及处理器核心之间的布线（将成为RDL的一部分）。这种布线至关重要。测试中被判定为有缺陷的核心将被移除，并替换为冗余核心（在测试中被判定为良好）。换句话说，预计在测试后才能确定RDL中微型芯片表面侧的布线布局。

这只是猜测，但他们可能会制作一块略大于微型芯片组的方形RDL板，或者将预制的RDL板连接到微型芯片组上。RDL板的尺寸为215毫米见方，其外接圆直径为304毫米，略大于300毫米晶圆。Cerebras发布的WSE照片包含RDL板，上面有许多通孔。这些通孔被认为是用来机械连接上下电源模块、连接器和冷却板的。

InFO_SoW在WSE的三代产品中继续使用

Cerebras在2019年8月发布WSE之后，又于2021年4月发布了第二代晶圆级处理器WSE-2，并于2024年5月发布了第三代晶圆级处理器WSE-3。两代产品均采用台积电的InFO_SoW技术，WSE的尺寸（215平方毫米）和芯片数量（84个）保持不变。

最大的区别在于硅芯片的制造技术。第一代采用16nm工艺，对于2019年来说相当适中。2021年发布的第二代WSE-2将微型化提升到了一个新的水平，并采用了7nm工艺。2024年发布的第三代WSE-3选择了5nm工艺，进一步实现了微型化。因此，第三代的晶体管数量增加到4万亿，是第一代1.2万亿的3.3倍多。

Cerebras三代WSE都采用了300mm晶圆InFO_SoW技术，这体现出直径大于300mm的晶圆并不存在，目前终极的大规模电路模块是InFO_SoW技术。

其基本性能是，与采用中间基板的多芯片模块(MCM)相比，硅片间的布线宽度/间距减少一半，布线密度增加一倍，单位长度的数据传输率增加一倍。最大的区别在于电源阻抗，仅为MCM的1/33。这是因为，原则上，215毫米见方的RDL层的整个背面都可以在电源模块中布局，而且由于电源布线是垂直（纵向）的，因此布线长度极短。低电源阻抗对稳定电源电压和降低功耗贡献巨大。

台积电还在开发下一代InFO_SoW技术，称之为SoW-X(eXtreme)。台积电最近还将之前开发的InFO_SoW技术更名为SoW-P。

SoW-P和SoW-X的区别在于，前者分布在同一处理器上，而后者分布在处理器（或SoC）和内存模块上。

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